2.1 Sistema digital secuencial 2.1.1 Objetivo Diseñar un sistema

2.1 Sistema digital secuencial 2.1.1 Objetivo Diseñar un sistema

2.1 Sistema digital secuencial
2.1.1 Objetivo
Diseñar un sistema digital basado en lógica secuencial.
2.1.2 Preinforme
2.1.2.1 Diseñar una máquina de estados finitos, MEF, para controlar
la apertura de una urna de seguridad. La MEF debe cumplir
con los siguientes requisitos:
El sistema tiene un teclado especial con siete letras
para introducir la clave con que se abrirá la puerta de la
caja. Cuando se presiona una tecla se activa en alto una
y sólo una de las líneas del teclado. Escoja siete letras
diferentes para el teclado.
Se debe diseñar un codificador de 7 a 3, que entregue
un número binario por cada tecla pulsada. Nota: Deje
reservado en número 000 para indicar el estado en el
que no se pulsan teclas.
Para que se abra la caja se debe digitar un código
secreto de tres letras. Seleccione el código que más le
guste. Cuando se digite la secuencia correcta el sistema
activará una variable de salida en alto.
En caso de no digitar la letra correcta en cualquier
instancia, el sistema caerá a un estado de bloqueo
temporal. Cuando ingrese al bloqueo temporal el
sistema activará una variable en alto.
Una vez en el estado de bloqueo temporal se debe
digitar un código especial para salir de éste y retornar al
estado inicial, dándole al usuario una nueva
oportunidad de entrar la clave correcta. El código de
desbloqueo consiste en presionar la última letra del
teclado.
Diseñe los dos bloques por separado e intégrelos en un
único archivo de esquemáticos de ISE Foundation para
implementarlo en una FPGA Spartan 3E.
Para las entradas emplee los interruptores del sistema
de desarrollo (o diseñe un teclado especial con
pulsadores); y para las salidas algunos de los leds del
mismo sistema (o active una cantonera eléctrica como
la que se emplea en algunas casas o unidades
residenciales para la apertura de las puertas).
Para tomar las entradas de los interruptores o
pulsadores debe incorporar un sistema antirrebote,
consistente en poner un latch tipo D en cada una de las
entradas del teclado con el reloj general, del sistema de
desarrollo de la FPGA, como habilitador o
alternativamente puede mirar el tutorial de ISE 11 e
implementar el circuito “Debounce”, tal como se
muestra allí.
2.1.2.2 Construya un proyecto el software ISE Foundation y genere un
archivo de programación para la FPGA Spartan 3E.
2.1.2.3 Programe la FPGA Spartan 3E.
2.1.3 Desarrollo
2.1.3.1 Compruebe el funcionamiento del sistema digital secuencial
propuesto.
2.1.4 Informe
2.1.4.1 Para el sistema propuesto escriba las conclusiones y resultados
encontrados por medio de la comprobación del circuito
implementado.