Circuito Negador Número en C2

Diseñar un circuito secuencial que niega números de tres bits representados en
complemento a 2. El circuito consta de una única entrada, por la que va recibiendo los
dígitos empezando por el menos significativo, y de una única salida por la que va
generando, uno por uno, los dígitos del número negado. Una vez que ha finalizado de
negar un número debe quedarse en disposición de repetir la operación sobre el siguiente
número. Ej.
1) Diagrama de estados
Los estados se distinguen por
criterios:
a) El número de bits recibidos
b) Distinguir entre si se ha recibido
el primer digito igual de valor uno,
en cuyo caso tenermos una rama
de estados en que a partir del
siguiente bit la salida es igual a la
entrada invertida, o si no se ha
recibido el primer uno, en cuyo
caso la salida es igual a la entrada
recibida.
2) Tabla de estados siguiente y salida
Estado Actual
Estado Siguiente
Salida
E=0
E=1
E=0
E=1
S0
S1
S2
0
1
S1
S3
S4
0
1
S2
S4
S4
1
0
S3
S0
S0
0
1
S4
S0
S0
1
0
3) Minimización de estados
Empleamos la tabla de implicaciones que se rellena inicialmente como aparece en la tabla
siguiente. Después de comprobar los posibles estados siguientes se ve que no hay
estados equivalentes, por lo que los estados definitivos son los inicialmente definidos
S1
S1 – S 3
S2 – S 4
S2
X
X
S3
S1 – S 0
S2 – S 0
S3 – S 0
S4 – S 0
X
S4
X
X
S4 – S 0
S4 – S 0
X
S0
S1
S2
S3
4) Codificación de estados.
Seguimos el método de mínimo cambio de bits. Una posible codificación que minimiza
este valor es la que aparece en la siguiente tabla.
Codificación
S0
000
S1
101
S2
110
S3
001
S4
100
5) Tabla de estados siguientes y salida codificada
Estado Actual
Estado siguiente
E=0
Salida
E=1
E=
0
E=
1
Q Q Q Q' Q' Q' Q' Q' Q'
2
1
0
2
1
0
2
1
0
S0
0
0
0
1
0
1
1
1
0
0
1
S1
1
0
1
0
0
1
1
0
0
0
1
S2
1
1
0
1
0
0
1
0
0
1
0
S3
0
0
1
0
0
0
0
0
0
0
1
S4
1
0
0
0
0
0
0
0
0
1
0
0
1
0
X
X
X
X
X
X
X
X
0
1
1
X
X
X
X
X
X
X
X
1
1
1
X
X
X
X
X
X
X
X
6) Elección de los elementos de memoria y tabla de excitación de los mismos
Escogemos, como ejercicio, flip-flops JK. Sería del todo adecuado escoger flip-flops tipo
D. Puesto que tenemos cinco estados necesitamos tres elementos de memoria, es decir,
tres variables de estado.
Estado Actual
Estado siguiente
E=0
Salida
E=1
E=0 E=1
Q2 Q1 Q0 J2 K2 J1 K1 J0 K0 J2 K2 J1 K1 J0 K0
S0
0
0
0 1 X 0 X 1 X 1 X 1 X 0 X
0
1
S1
1
0
1 X 1 0 X X 0 X 0 0 X X 1
0
1
S2
1
1
0 X 0 X 1 0 X X 0 X 1 0 X
1
0
S3
0
0
1 0 X 0 X X 1 0 X 0 X X 1
0
1
S4
1
0
0 X 1 0 X 0 X X 1 0 X 0 X
1
0
0
1
0 X X X X X X X X X X X X
X
X
0
1
1 X X X X X X X X X X X X
X
X
1
1
1 X X X X X X X X X X X X
X
X
7) Ecuaciones de excitación simplificadas
Los siguientes mapas de Karnaugh nos permiten obtener las ecuaciones de excitación.
Tendremos un total de siete ecuaciones. Seis para las entradas de los tres biestables y
una para la salida. Aunque hay más funciones son más simples que para los biestables D.
Figura 1:
J 2=Q 0
Figura 2:
K 2=Q1 EQ1 Q0
Figura 3:
Figura 5:
J 1=Q 2 Q0 E
J 0=Q 2 E
Figura 7:
Z =Q 0 EQ2 Q 0 EQ 2 E
Figura 4:
Figura 6:
K 1=1
K 0=EQ 2
8) Esquema del circuito final
Circuito general en el que la señal de Clr es la señal de inicialización del circuito
Circuito combinacional tanto para la salida como para la entrada. El circuito
correspondiente a la salida se ha implementado con puertas NAND. La señal K1 es
siempre la unidad
9) Verificación-Simulación
Figura 8: Cronograma con todas las posibles entradas. La entrada está sincronizada. Se pueden observar algunos riesgos en la salida. Se puede
observar que en cada estado la salida depende y varía con la entrada, aunque esto último se aprecia más en la siguiente figura
Figura 9: Cronograma con todas las posibles entradas. La entrada no está sincronizada, con lo que aparecen más ceros y unos que habría que ver
cómo tratar.