Memorias parte #2 - Facultad de Ingeniería

Departamento de Electrónica
Electrónica Digital
Dispositivos de memoria
(Parte #2)
Bioingeniería
Facultad de Ingeniería - UNER
Clasificación
RWM
ROM
NVRWM
Read-Write Memories
Read Only
Memories
Non Volatile RWM
Random Access
Memories (RAM)
Non-Random Access
Memories
MROM
EPROM
Mask ROM
Erasable PROM
SRAM
FIFO/LIFO
PROM
E2PROM
Static RAM
First Input First Output
Last Input First Output
Programmable
ROM
Electrically Erasable
PROM
DRAM
Dynamic RAM
Shift Register
Requieren alimentación para mantener la información
FLASH
SRAM - Static RAM
Arquitectura general
Bus de direcciones
CS’
MEMORIA
SRAM
R/W’ o WE’
OE’
• Almacenamiento en latch D
• Bipolares, MOS (NMOS, PMOS),
CMOS y BiCMOS
Bus de datos
Estructura funcional interna
Modelo simplificado de celda SRAM
SRAM 8 x 4
Bus de direcciones
El bus de datos siempre es bidireccional
Bus de datos
El buffer de salida se deshabilita
siempre que WE sea asertiva
Modos de funcionamiento
Modo
CS/
OE/
R/W’
VCC
ICC
Salida
ó WE’
Standby
H
X
X
VCC
Isb
HZ
Lectura
L
L
H
VCC
ICC
DOUT
Escritura
L
X
L
VCC
ICC
DIN
IStanBy = 10% ICC
VStandBy = 2,2 V (típico)
Temporización: ciclo de lectura
1
2
3
• tAA: tiempo de acceso
• tACS: tiempo de acceso
de selección de chip
• tOZ: tiempo de
deshabilitación de salida
• tOE: tiempo de
habilitación de salida
• tOH: tiempo de
retención de salida
Definiciones
• tiempo de acceso tAA: tiempo necesario para tener una salida estable
de datos después de un cambio de dirección, con las entradas de
control asertivas. Es el dato que se especifica como principal en las
hojas de datos (“SRAM de 70 ns”).
• tiempo de acceso de selección de chip tACS: tiempo necesario desde
CS asertiva y la dirección establecida hasta salida estable de datos.
• tiempo de habilitación de salida tOE: el tiempo que necesitan los
búferes para salir del estado de HiZ una vez que CS y OE son asertivas
y la dirección está establecida.
• tiempo de deshabilitación de salida tOZ: el tiempo que necesitan los
búferes para deshabilitarse cuando CS o OE dejan de ser asertivas.
• tiempo de retención de salida tOH: tiempo que los datos permanecen
válidos después de un cambio de dirección.
Ciclo de escritura
• tAS: tiempo de
establecimiento de dirección
• tCSW: tiempo de selección de chip
• tAH: tiempo de retención de
dirección
• tDS: tiempo de establecimiento de datos
• tDH: tiempo de retención de datos
• tWP: ancho de pulso de
escritura
Definiciones
• tiempo de establecimiento de dirección tAS: la dirección debe ser
estable antes de que CS y WE sean asertivas. Este es el mínimo tiempo
que debe transcurrir desde el cambio de dirección hasta que ambas CS
y WE sean asertivas.
• tiempo de retención de dirección tAH: análogo a tAS, es el tiempo que
las direcciones deben estar estables, después de que CS o WE dejan
de ser asertivas
• tiempo de selección de chip tCSW: tiempo mínimo que CS debe ser
asertiva, antes de que termine el ciclo de escritura (este termina cuando
ambas CS y WE dejan de ser asertivas)
• ancho de pulso de escritura tWP: mínimo ancho de pulso de WE
• tiempo de establecimiento de datos tDS: todas las entradas deben
ser estables este tiempo antes de que finalice el ciclo de escritura.
• tiempo de retención de datos tDH: análogo a tDS, las entradas de
datos deben ser estables este tiempo, después de finalizado el ciclo.
Formas
comerciales
Formas comerciales
• 6264: 8K x 8
• 628128: 128K x 8
• 62256: 32K x 8
• 628512: 512K x 8
Formas
comerciales
Formas
comerciales
DRAM - Dynamic RAM
• Tecnología MOS
• Almacenamiento en “capacitores” MOS
• Requieren “refresco”, aún energizadas (2 a 16 ms)
• Alta capacidad de almacenamiento / Alta densidad  bajo costo por
bit almacenado
• 4 veces mayor densidad que las SRAM
• -25% costo por bit que las SRAM
• Velocidad de operación media
• Bajo consumo
• -50% a -20% potencia que las SRAM
Aplicaciones típicas
• Requerimientos de alta capacidad de almacenamiento
• Memoria principal de PCs
Crecimiento en la capacidad de CIs DRAM
1Gb
1000000
256Mb
Capacidad
100000
64 Mb
16Mb
10000
4 Mb
1 Mb
1000
256 Kb
100
64 Kb
10
1980 1982 1984 1986 1988 1990 1992 1994 1996 1998 2000 2004
Año de introducción
Tipos de memorias DRAM
• FPM DRAM: Fast Page Mode DRAM
• EDO DRAM: Extended Data Out DRAM
• BEDO DRAM: Burst EDO DRAM
• SDRAM
• SDR SDRAM: Synchronous Dynamic RAM
• DDR SDRAM: Double Data Rate Synchronous DRAM
• DDR2 SDRAM: Double Data Rate Two Synchronous DRAM
• DDR3 SDRAM: Double Data Rate Three Synchronous DRAM
• Rambus® RAM
• XDR DRAM: Extreme Data Rate
• XDR2 DRAM Extreme Data Rate2
• VC-RAM: Virtual Channel Random Access Memory
• Video RAM
• SGRAM: Synchronous Graphics DRAM
• GDDR2: Graphics Double Data Rate2
• GDDR3:
• GDDR4
• GDDR5
Arquitectura general
Bus de direcciones
CAS/
MEMORIA
DRAM
Bus de datos
RAS/
WE/
CAS/: column address strobe
RAS/: row address strobe
Celda de memoria
Celda de memoria SRAM
Celda de memoria DRAM
• Refresco
• Refresco por ráfaga: suspende la operación y refresca
• Refresco distribuido: refresco intercalado con la operación
• Refresco con operaciones de lectura
• DRAM 1M x 1: 1.048.576 celdas
 4 ms / 1.048.576 celdas = 3.8 ns por celda
• DRAMs actuales: una lectura refresca la fila completa
Escritura:
SW1 y SW2: on
SW3 y SW4: off
Lectura:
SW2, SW3 y SW4: on
SW1: off
Arquitectura interna
Problema: Limitaciones de los Ps para direccionar muchas líneas
•
DRAM 16K x 1 necesita 14 bits de AD (214 = 16.384)
•
DRAM 64K x 1 necesita 16 bits de AD (216 = 65.536)
•
DRAM 1M x 1 necesita 20 bits de AD (220 = 1.048.576)
Solución: Multiplexar las líneas de dirección
1. Se presentan y almacenan internamente las líneas de filas de
la matriz de memoria  RAS
2. Se presentan y se almacenan internamente las líneas de las
columnas de la matriz de memoria  CAS
El arreglo lógico es de
64K x 1 pero físicamente
es de 256 x 256.
Las 16 líneas de dirección
necesarias se multiplexan
de a 8.
RAS (Row address strobe sincronismo de dirección de renglón)
CAS (Column address strobe)
Temporización
Ciclo de refresco
Se refrescan una fila completa en cada ciclo
Ciclo de lectura
Ciclo de escritura
Formas
comerciales
Ciclo de lectura
2
1
3
RWM
ROM
NVRWM
Read-Write Memories
Read Only
Memories
Non Volatile RWM
Random Access
Memories (RAM)
Non-Random Access
Memories
MROM
EPROM
Mask ROM
Erasable PROM
SRAM
FIFO/LIFO
PROM
E2PROM
Static RAM
First Input First Output
Last Input First Output
Programmable
ROM
Electrically Erasable
PROM
DRAM
Dynamic RAM
Shift Register
FLASH
Memorias tipo pila (stacks)
(First Input First Output, Last Input First Output)
• Interfases de transmisión de datos entre dispositivos de distinta velocidad:
Teclado  CPU o CPU  impresora
• Stacks de microprocesadores
1
11110000
1
0000 1111
2
2
01110111
2
11110000
3
3
3
01110111
4
4
4
5
5
5
6
6
6
1
01110111
1
0000 1111
1
0000 1111
1
0000 1111
2
11110000
2
11110000
2
11110000
3
01110111
3
01110111
3
01110111
4
4
4
5
5
5
6
6
6